UiMOR – UC Model de reducere a comenzilor modelului UCM Versiunea 1.0

Sursă Originală: https://intra.ece.ucr.edu/~stan/project/uimor/uimor_main.htm

Principiu Investigator: 

Dr. Sheldon Tan (PI)

Departamentul de Inginerie Electrica,

Universitatea din California – Riverside

Email: stan@ee.ucr.edu

Web: www.ee.ucr.edu/~stan

Absolvenți:

            Hai Wang, Duo Li, Boyuan Yan  

Finanțarea:

Apreciem următoarele agenții de finanțare pentru sprijinul generos al acestui proiect. 

· Fundația Națională de Științe, ” CAREER: Planul de dezvoltare a carierei: modelare comportamentală, simulare și optimizare pentru sistemul mixt într-un chip “, CCF-0448534 (CCF-0529754 și CCF- 0731962, CCF -0830304 pentru suplimente REU) 6/1 / 2005-5 / 31/ 2011 . PI: Sheldon Tan.        

Descrierea proiectului

Reducerea complexității este de a reduce complexitatea circuitului de interconectare, păstrând în același timp precizia circuitelor originale pentru a stimula procesul de verificare în etapa post-layout. Se completează diferența dintre extracția parazitară și simularea post-layout prin creșterea numărului de componente parazite (rezistență, capacitate, auto și inductanță reciprocă) necesare pentru modelarea realității fizice a interconectărilor circuitelor, substraturilor, pachetelor (a se vedea figura 1). Reducerea complexității circuitelor devine indispensabilă deoarece complexitatea circuitelor integrate nanometrice, în special paraziții inevitabili de interconectarecresc foarte rapid (aproape exponențial). Acest lucru este determinat de cerințele de observare a nivelurilor mai fine ale efectelor fizice pentru verificarea exactă a preocupărilor din ce în ce mai intense ale designului, cum ar fi zgomotul, integritatea semnalului, cuplarea încrucișată, chiar și efectele cuantice, pe măsură ce tehnologiile avansează sub 100nm. Masive extrase parazite pot degrada semnificativ performanța de instrumente de simulare comerciale de nivel SPICE astăzi. Timpul de simulare excesiv duce la lungi timpi de proiectare și bugete de instrumente de simulare mari.

Tehnicile de reducere a circuitelor liniare de interconexiune au fost studiate intens în trecut și au fost propuse numeroase tehnici. Tehnicile existente, cum ar fi metodele bazate pe potrivirea momentelor, sunt utilizate în principal pentru calculul întârzierilor de interconectare și a zgomotelor de cuplare în circuitele digitale. Aceste tehnici nu au precizia pentru intervalele de frecvențe mari necesare pentru modelarea circuitelor analogice, mixte și RF. De asemeneamodelele reduse în formatele de matrice de circuite nu pot fi transformate cu ușurință într-un format de nivel de circuit compatibil cu formatul SPICE de nivel general al circuitului. Aceste metode de reducere trebuie integrate cu instrumentele existente de analiză a sincronizării pentru a calcula doar întârzierea și zgomotele interconectărilor. În prezent, companiile importante ale EDA nu oferă instrumentele autonome de reducere, deși există eforturi de pornire pentru a aborda această piață emergentă.

/Volumes/stan/project/uimor/uimor_main_files/image001.png
Figura 1 Noi fluxuri de verificare post-layout

UiMOR este un nou instrument de reducere a complexității circuitelor dezvoltat de MSLAB la UC Riverside. UiMOR este un instrument de reducere a complexității circuitelor. Poate realiza o reducere precisă pentru o gamă de frecvențe de bandă largă, cu o pierdere neglijabilă a preciziei și este potrivită pentru modele analogice / mixte de semnal / memorie. De asemenea, funcționează bine pentru calcule tradiționale de întârziere și zgomot în circuite digitale.

UiMOR are drept scop reducerea cantității de date din netlist; reducerea amprentei de memorie. Ca rezultat, poate accelera simularea fără a degrada precizia simulării. UiMOR poate lua în circuitele de interconectare modelate ca circuite RC / RLC și produce circuitele RC / RLC reduse în format SPICE. Designerii pot specifica intervalul de frecvență dorit în care modelele reduse vor fi corecte în modelul “analogic” pentru o reducere precisă.

 UiMOR are mai multe caracteristici și avantaje față de tehnicile de reducere existente:

  • Cu adevărat SPICE-in, SPICE-out tehnica de reducere și sunt SPICE compatibile.
  • Se potrivesc perfect cu fluxul de verificare post-layout existent.
  • Prima tehnică de reducere a benzii largi pentru modele digitale, analogice / semnale mixt / RF.
  • Poate atinge raportul de reducere 10-100X și extrem de eficient pentru circuitele RC cu pierdere de precizie foarte mică.
  • Foarte scalabil și eficient pentru reducerea circuitelor de interconectare cu milioane de noduri.

Tehnicile de reducere dezvoltate în UiMOR au potențialul de a aduce impacturi imediate asupra comunității de proiectare a cipurilor VLSI, deoarece pot reduce timpul de verificare a designului de cipuri VLSI, în special pentru circuitele analogice, semnale mixte și RF, în etapele post-layout. Timpul redus de simulare se poate traduce direct la o eficiență îmbunătățită și la economisirea în bugetele instrumentului de simulare și la costurile totale de proiectare deoarece este nevoie de puține licențe și pot fi executate mai multe simulări pentru fiecare proiect.

VSCLAB de la UCR conduce eforturile de cercetare privind tehnicile de redetecție complexă a circuitelor complexe și am dezvoltat mai multe tehnici avansate de reducere a circuitului în ultimii ani.  UiMOR a  fost dezvoltat pentru a aborda în mod specific problemele de reducere a semnalelor analogice / semnale mixte / memorie / FPGA și sperăm că poate aduce beneficii vizibile comunităților de cercetare, dezvoltare și design CAD.

Descărcare software

Pachetul software, care include versiunea executabilă ( versiunea redhat Linux 2.6.18-53.1.4.e15) a UiMOR v1.0, manualul utilizatorului și câteva exemple, poate fi găsită aici .

Trimiteți orice problemă, eroare și comentariu despre UiMOR   la Sheldon Tan, la stan@ee.ucr.edu .

Publicații relevante

B1. Sheldon X.-D. Tan și Lei He, tehnici avansate de reducere a ordinii modelului pentru modelele VLSI , Cambridge University Press, 2007, ISBN-13 978-0-521-86581-4, ISBN-10 0-521-86581.